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不过，集电极开路输出也有一些缺点。例如，它们需要外接上拉电阻。这些电阻必须在高阻周期内完成上拉任务，这样当输出低于关断时，比较器可以更快地开关，并且上拉电阻使输出为高。因此，当你需要对称波形时，就不适合用集电极开路输出，如时钟恢复电路。如果你的电路不需要电平转换，就应选择推挽输出，如采用ALD2321APC，它可以提供24mA的输出驱动能力，静态电流为90μA。高速比较器也可能有一个锁存输出，这样就可以将输出保持在已知状态，从而满足其后方数字输入对设置与保持时间的要求。一旦数字部分读到了比较器的输出，就可以释放锁存脚，让输出跟踪输入。高速比较器也可能使用-5V至0V的ECL（射极耦合逻辑）电平。 PECL（正射极耦合逻辑）输出有相同的电压摆幅，但工作在0V至5V。另外还有RSPECL（降幅PECL）输出。一些高速比较器的两个输出脚采用LVDS（低压差分信令）输出，围绕一个1.2V的共模电压以一种互补方式转换300mV。你可以将这些输出直接送给FPGA（现场可编程门阵列）和其它数字电路的LVDS输入脚。
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